当数据中心带宽需求以每年 50% 的速度激增，SerDes（Serializer / Deserializer）技术已成为芯片与系统互连的“隐形发动机”。如果你渴望站在 112G PAM4、224G 乃至 1.6T 时代的最前沿，SerDes招聘专栏将为你精准匹配全球顶尖岗位，助你定义下一代高速接口标准。
根据最新行业调研，全球 SerDes 相关岗位年增长率达 38%，而具备 7nm/5nm 先进工艺、56G 以上 PAM4 设计经验的工程师不足市场需求的三分之一。供需失衡直接推高薪酬曲线：资深 SerDes 架构师年薪中位数已突破 7 位数人民币。
SerDes 并非单一模拟或数字领域，而是横跨 CTLE/DFE、CDR、DSP、FEC 的“系统级战场”。招聘方更青睐具备系统级思维、能打通链路预算、信道建模、算法硬化全流程的 T 型人才。
AI 大模型训练对 800G/1.6T 光模块需求井喷；车载以太网从 100BASE-T1 向 10G 以上升级；CXL 2.0/3.0 带来缓存一致性新需求。这些场景都在向 SerDes 工程师抛出橄榄枝。
关键词：56G/112G PAM4、7nm FinFET、CTLE/DFE、Jitter<100fs、IBIS-AMI 建模
关键词：PAM4/Coherent、FFE/DFE、MLSE、DSP硬化、功耗<5pJ/bit
关键词：UVM、SystemVerilog、BER<1E-15、信道插损>40dB、SI/PI 协同仿真
关键词：OIF/CEI、IEEE 802.3、CXL、PCIe Gen6、Roadmap 制定、生态合作
示例：7nm 112G PAM4 DSP 硬化 + 功耗优化 30% + 支持 IEEE 802.3ck
将“负责 TX 驱动设计”改写为“设计 112G PAM4 TX Driver，实现 1.2Vppd 输出，Jitter RMS 65fs，占空比失真<1%”。
从信道插损、串扰、反射到 DSP 收敛，用一张链路预算表展示你如何把 BER 从 1E-6 降到 1E-15。
2025：224G PAM4 商用，硅光共封（CPO）规模落地
2026：1.6T 光模块基于 200G/lane，线性直驱（LPO）成为新范式
2027：3.2T 方案浮出水面，光 I/O 进入封装级（In-Package Optics）
提前布局上述技术的工程师，将在下一轮人才争夺战中拥有绝对议价权。